ASIC即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和 FPGA（现场可编程逻辑门阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。

目前，在集成电路界ASIC被认为是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

集成电路(integrated circuit)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路发明于上世纪70年代，发明者为杰克·基尔比(基于锗(Ge)的集成电路)和罗伯特·诺伊思(基于硅(Si)的集成电路)。

集成电路规模越大，组建系统时就越难以针对特殊要求加以改变为解决这些问题。所以就出现了以用户参加设计为特征的专用集成电路 (ASIC)，它能实现整机系统的优化设计，性能优越，保密性强。专用集成电路可以把分别承担一些功能的数个，数十个，甚至上百个通用中，小规模集成电路的功能集成在一块芯片上，进而可将整个系统集成在一块芯片上，实现系统的需要。它使整机电路优化，元件数减少，布线缩短，体积和重量减小，提高系统可靠性。

ASIC 的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

由于ASIC的便利性和良好的可靠性，逐渐越来越多的应用于安全相关产品的设计开发，如智能的安全变送器、安全总线接口设备或安全控制器。然而，由于不同于传统的模拟集成电路或一般IC，如何评价ASIC的功能安全性，包括当ASIC集成到产品开发时，如何评价产品的功能安全性，逐渐成为了一个新的问题和热点。ASIC有其自身的一些复杂性特点。例如一块ASIC上可能有上亿个MOS管，每个MOS管都有可能发生失效，如何判断和控制这些失效时功能安全需要考虑的问题：又如ASIC设计过程中需要利用Verilog等专用工具，如何评价这些工具的适用性，以及对开发流程的质量控制等也是需要解决的问题。

在2010年，功能安全基础标准IEC61508发布了第二版：IEC61508—2010：ED2．0。其中对于采用ASIC进行安全相关系统开发进行了详细的规定，包括定义了ASIC的生命周期模型，建议了针对ASIC控制故障和避免失效的要求。

ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。

半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。现代ASIC常包含整个32-bit处理器，类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC(片上系统)。

FPGA是ASIC的近亲，一般通过原理图、vhdl对数字电路建模，运用saber仿真软件软件仿真、综合，生成基于一些标准库的网络表，配置到芯片即可使用。它与ASIC的区别是用户不需要介入芯片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。

全定制设计

全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟集成电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。特点：精工细作，设计要求高、周期长，设计成本昂贵。

由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法，一般由专业微电子学IC设计人员完成；常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；布局、布线、排版组合等均需要反覆斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。

半定制设计方法

半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。

基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(CellbasedIC)。

基于门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。半定制相比于全定制，可以缩短开发周期，降低开发成本和风险。

1.基于标准单元的设计方法

该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用光罩将所需的逻辑单元连接成所需的专用集成电路。

单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。CBIC的主要优、缺点：※用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。※设计人员只需确定标准单元的布局以及CBIC中的互连。※标准单元可以置放于芯片的任何位置。※所有掩膜层是定制的；※可内嵌定制的功能单元；※制造周期较短，开发成本不是太高。※需要花钱购买或自己设计标准单元库；※要花较多的时间进行掩膜层的互连设计。

2.基于门阵列的ASIC门阵列

是将晶体管作为最小单元重复排列组成基本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用光罩将所需的逻辑单元连接成所需的专用集成电路。用门阵列设计的ASIC中，只有上面几层用作晶体管互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGA（maskedgatearray）。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的基本单元版图相同，只有单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进行定制的互连设计。门阵列主要适合于开发周期短，低开发成本的小批量数字电路设计。

可编程器件的ASIC设计

可编程ASIC是专用集成电路发展的另一个有特色的分支，它主要利用可编程的集成电路如PROM,GAL,PLD,CPLD,FPGA等可编程电路或逻辑阵列编程，得到ASIC。其主要特点是直接提供软件设计编程，完成ASIC电路功能，不需要再通过集成电路工艺线加工。

可编程器件的ASIC设计种类较多，可以适应不同的需求。其中的PLD和FPGA是用得比较普遍得可编程器件。适合于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适合于从事电子系统设计的工程人员利用saber仿真软件工具进行ASIC设计。

ASIC设计需要根据电路功能和性能要求，选择电路形式、器件结构、工艺方案和设计规则，尽量减小芯片面积、降低设计成本、缩短设计周期，最终设计出正确、合理的掩膜版图，通过制版和工艺流片得到所需的集成电路。

从经济学的角度看，ASIC的设计要求是在尽可能短的设计周期内，以最低的设计成本获得成功的ASIC产品。但是，由于ASIC的设计方法不同，其设计成本也不同。

全定制设计周期最长，设计成本贵，设计费用最高，适合于批量很大或者对产品成本不计较的场合。

半定制的设计成本低于全定制，但高于可编程ASIC，适合于有较大批量的ASIC设计。

用FPGA设计ASIC的设计成本最低，但芯片价格最高，适合于小批量ASIC产品。

现在的大部分ASIC设计都是以半定制和FPGA形式完成的。半定制和FPGA可编程ASIC设计的元件成本比较：CBIC元件成本IC价格的2－5倍。但是半定制ASIC必须以数量取胜，否者，其设计成本要远远大于FPGA的设计成本。ASIC设计生产不单单要考虑元件成本，ASIC元件的批量大小、生产周期的长短，产品利润、产品寿命等等因素，也是决定采取哪种设计方法、生产工艺和成本限制的重要因素。